Micron dan irama mengemas kini status ddr5, prestasi 36% lebih banyak daripada ddr4

Pada permulaan tahun ini, Cadence dan Micron mengadakan demonstrasi umum pertama memori DDR5 generasi akan datang. Pada acara TSMC awal bulan ini, kedua-dua syarikat menyediakan beberapa perkembangan tentang perkembangan teknologi memori baru.

Micron dan Cadence membincangkan kemajuan mereka dalam ingatan DDR5

Ciri utama DDR5 SDRAM adalah kapasiti cip, bukan hanya prestasi yang lebih tinggi dan penggunaan kuasa yang lebih rendah. DDR5 dijangka menaikkan kadar I / O dari 4, 266 hingga 6, 400 MT / s, dengan penurunan voltan bekalan sebanyak 1.1 V dan julat yang dibenarkan sebanyak 3%. Ia juga dijangka menggunakan dua saluran 32/40 bit bebas per modul (tanpa / atau dengan ECC). Di samping itu, DDR5 akan meningkatkan kecekapan bas arahan, meningkatkan skema yang lebih baik, dan kumpulan bank yang lebih besar untuk prestasi tambahan. Cadence terus mengatakan bahawa fungsi DDR5 yang ditingkatkan akan membolehkan bandwidth dunia 36% lebih tinggi berbanding DDR4 walaupun pada 3200 MT / s, dan sekali 4800 MT / s jalur lebar sebenar akan 87% lebih tinggi. berbanding dengan DDR4-3200. Satu lagi ciri penting DDR5 adalah ketumpatan cip monolitik melebihi 16 Gb.

Kami mengesyorkan membaca jawatan kami pada siri Intel Core 9000 menyokong sehingga 128 GB RAM

Pengeluar DRAM yang terkemuka sudah mempunyai cip DDR4 monolitik dengan kapasiti 16Gb, tetapi peranti tersebut tidak dapat memberikan jam yang melampau kerana undang-undang fizik. Oleh itu, syarikat-syarikat seperti Micron mempunyai banyak kerja yang perlu dilakukan dalam usaha untuk menggabungkan kepadatan dan prestasi DRAM yang tinggi dalam era DDR5. Khususnya, Micron bimbang dengan masa pengekalan berubah-ubah dan kejadian tahap atom lain, sekali teknologi pengeluaran yang digunakan untuk DRAM mencapai 10-12 nm. Ringkasnya, sementara standard DDR5 menampung kepadatan dan prestasi perkahwinan, masih banyak sihir yang dapat dilakukan oleh pembuat DRAM.

Micron mengharapkan untuk memulakan pengeluaran 16Gb cip menggunakan proses pembuatan 'sub-18nm' pada akhir tahun 2019, walaupun ini tidak semestinya bermakna aplikasi sebenar yang mempunyai ingatan ini akan tersedia menjelang akhir tahun depan. Cadence telah melaksanakan DDR5 IP (Pengawal + PHY) menggunakan teknologi proses N7 (7nm DUV) dan N7 + (7nm DUV + EUV) TSMC.

Memandangkan manfaat utama DDR5, tidak menghairankan bahawa Cadence meramalkan bahawa pelayan akan menjadi aplikasi pertama untuk menggunakan jenis DRAM yang baru. Cadence percaya bahawa SoCs pelanggan yang menggunakan proses N7 + akan menyokongnya, yang pada asasnya bermakna bahawa kerepek harus memukul pasaran pada tahun 2020.

Fon Techpowerup