Tiger lake: 10nm cip packs 50% more l3 cache

Tiger Lake-U akan menampilkan peningkatan sebanyak 50% dalam kapasiti cache L3, yang akan beralih dari 8MB ke 12MB, kerana @ InstLatX64 menyiarkan dump pemproses di Twitter. Ini bermakna peningkatan sehingga 3MB cache L3 setiap teras.

Tiger Lake-U akan meningkatkan kapasiti cache L3 sebanyak 50%

Seperti yang dijangkakan, model Tiger Lake-U adalah pemproses 4-teras dengan HyperThreading. Imej yang diterbitkan juga mendedahkan bahawa sampel kejuruteraan berjalan pada 3.4GHz, frekuensi yang dihormati untuk model pra-pengeluaran.

Imej ini juga mengandungi sekumpulan bendera yang mewakili set arahan yang disokong. Ia mengesahkan sokongan AVX-512 sebagai Sunny Cove, tetapi nampaknya tidak mempunyai bendera avx512_bf yang diharapkan jika ia telah menyokong bfloat16 seperti pemproses Cooper Lake Xeon dari awal tahun depan.

The dump menunjukkan bahawa quad-core Tiger Lake-U mempunyai cache total L3 total, peningkatan 50%. Ini sesuai dengan reka bentuk semula cache Intel telah mendedahkan untuk teras CPU Willow Cove, Tiger Lake, walaupun reka bentuk semula cache mungkin melibatkan perubahan yang lebih besar daripada peningkatan saiz mudah. Sebagai contoh, cache yang lebih besar mempunyai kependaman yang lebih tinggi, jadi kemungkinan terdapat beberapa pelarasan yang lebih rendah untuk capo.

Tiger Lake dijangka akan dikeluarkan tahun depan. Pemproses ini juga akan menampilkan grafik bersepadu Gen12 'Xe', yang akan mempunyai fungsi paparan baru dan kemas kini set arahan utama. Kami akan memaklumkan kepada anda.

Fon Tomshardware