Tsmc untuk memulakan cip 3d 'pembuatan' pada 2021

TSMC terus meninjau masa depan, mengesahkan bahawa syarikat akan memulakan pengeluaran massa cip 3D seterusnya pada 2021. Cip baru akan menggunakan teknologi WoW (Wafer-on-Wafer), yang berasal dari teknologi InFO dan CoWoS syarikat.

TSMC akan mula mengeluarkan cip 3D

Kelembapan dalam undang-undang Moore dan kerumitan proses pembuatan maju, digabungkan dengan keperluan pengkomputeran yang semakin berkembang hari ini, telah meletakkan syarikat teknologi dalam dilema. Ini telah terpaksa mencari teknologi baru dan alternatif untuk hanya mengurangkan nanometer.

Kini, apabila TSMC menyediakan untuk menghasilkan pemproses menggunakan reka bentuk proses 7nm +, kilang Taiwan telah mengesahkan bahawa ia akan beralih kepada cip 3D pada tahun 2021. Perubahan ini akan membolehkan pelanggan anda "menyusun" banyak CPU atau GPU bersama-sama dalam pakej yang sama, dengan itu menggandakan bilangan transistor. Untuk mencapai matlamat ini, TSMC akan menghubungkan dua wafer berbeza dalam matriks yang menggunakan TSV (Melalui Silicon Vias).

TSMC akan menyambung dua wafer berbeza matriks menggunakan TSVs

Dikeluarkan mati adalah biasa di dunia penyimpanan, dan TSMC WoW akan menggunakan konsep ini untuk silikon. TSMC telah membangunkan teknologi dengan perkongsian dengan Systems Design Cadence yang berpusat di California, dan teknologi ini merupakan lanjutan teknik pengeluaran cip 3D InFO (Fan-out Bersepadu) dan CoWoS (Chip-on-Wafer-on- Substrat) syarikat. Kilang itu mengumumkan WoW tahun lepas, dan sekarang proses itu disahkan untuk pengeluaran dalam masa 2 tahun.

Kemungkinan teknologi ini sepenuhnya akan menggunakan proses 5nm, yang akan membolehkan syarikat-syarikat seperti Apple, sebagai contoh, mempunyai cip sehingga 10 bilion transistor dengan kawasan yang sama dengan A12 semasa.

Fon Wccftech